Introduction to SystemVerilog
- 論理回路を知っている方
- 同期回路を知っている方
ハードウェア記述言語(HDL)の一つ、SystemVerilog(SV)をマニュアルを使用して紹介します。 仕様を詳細に説明しても読んでいる時点で挫折することが想定できるので、このシリーズではできるだけ専門的な用語の使用は避けて平易にそして簡潔に説明するように努めています。 そして、基本的な文法やユーザー定義型やalways_combといったSV特有のものも取り上げます。
IEEE 1800-2017: SystemVerilog (SV)